工艺整合工程师-3D堆叠方向

1.3D 堆叠 / 3D DRAM 新产品导入（NPI）与流程搭建。 主导 3D DRAM 及先进 3D 堆叠技术（TSV、混合键合、晶圆减薄、晶圆键合）完整工艺流程制定，定义各步骤工艺参数、设备选型与生产路径 设计 3D 堆叠产品流片方案，将设计端 3D 架构需求转化为可量产的制造流程 制定 3D DRAM 主配方与封版参数，建立多层堆叠工艺一致性管控体系 主导 3D 堆叠产品 DFM 评审，提前识别并规避设计 - 工艺匹配风险 2.3D 堆叠工艺整合与全流程优化 统筹FEOL→MOL→BEOL→3D 堆叠后段全流程衔接，重点解决层间应力、界面缺陷、TSV 漏电、键合强度等 3D 特有整合问题 协调各工艺工程师开展 DOE 实验，优化 3D 堆叠工艺窗口，提升多层堆叠制程稳定性与容错性 管控 3D DRAM 关键电性（阈值电压、读写速度、漏电、保持时间）与可靠性（HCI、NBTI、TDDB）指标，通过流程整合提升产品性能与寿命 3.3D DRAM 良率提升专项攻坚 建立 3D 堆叠产品全流程数据监控体系，实时跟踪 Inline 量测、WAT 电性、CP/FT 良率数据，快速识别良率漂移与瓶颈 牵头良率失效分析与根因定位，运用 SEM/TEM/EDX/EBAC 等手段精准定位堆叠层间缺陷、TSV 失效、键合不良等问题 主导 Yield Learning 项目，通过工艺调整、流程优化、缺陷管控，推动 3D DRAM 良率从研发阶段稳步提升至量产目标 4.量产异常快速响应与闭环处理 作为 3D 堆叠产线异常第一责任人，24 小时响应产线停机与批量不良事件，第一时间到场协调处理 制定临时围堵措施防止不良品扩散，推动相关部门落实永久纠正措施，避免同类问题重复发生 组织跨部门紧急攻关会议，协调资源、推动决策，确保问题快速闭环 5.技术文档与标准化建设 编写并维护 3D 堆叠 / 3D DRAM 工艺规范、SOP、控制计划与产品规格书 输出实验报告、良率分析报告、异常处理报告，沉淀 3D 堆叠工艺技术经验 6.内外部技术对接与沟通 对接 Fabless 客户与设计团队，解释 3D 堆叠工艺能力、良率水平与可靠性数据，处理客户技术咨询与稽核 参与内部技术培训，传递 3D 堆叠全流程工艺经验，提升团队技术能力

1.具备2年及以上 3D DRAM 或先进 3D 堆叠工艺整合经验，熟悉 TSV、混合键合、晶圆减薄、晶圆键合等 3D 关键工艺 2.本科及以上学历，微电子、半导体、材料科学、电子工程等相关专业 3.熟悉半导体制造全流程（FEOL/MOL/BEOL），掌握光刻、刻蚀、薄膜沉积、离子注入等基础工艺原理 4.具备扎实的半导体物理与器件知识，能够独立分析 WAT 电性数据与 CP/FT 测试结果 5.熟练使用 JMP、Minitab 等数据分析工具，具备良好的实验设计（DOE）与数据解读能力 6.具备较强的跨部门沟通协调能力与问题解决能力，能在高压环境下快速处理复杂问题 7.具备良好的英文读写能力，能够阅读英文技术文档与设备手册 加分项 1.有 HBM、3D NAND 等其他 3D 存储产品工艺整合经验者优先 2.有 14nm 及以下先进节点逻辑或存储芯片 PIE 工作经验者优先 3.熟悉失效分析流程与 SEM/TEM/FIB 等分析设备操作者优先 4.有大规模量产良率提升成功案例者优先